arise interface for embedded multiprocessor architecture




File list:
arise coding
...........\work
...........\....\adder
...........\....\.....\verilog.prw
...........\....\.....\verilog.psm
...........\....\.....\_primary.dat
...........\....\.....\_primary.dbs
...........\....\.....\_primary.vhd
...........\....\adder_four
...........\....\..........\verilog.prw
...........\....\..........\verilog.psm
...........\....\..........\_primary.dat
...........\....\..........\_primary.dbs
...........\....\..........\_primary.vhd
...........\....\alu
...........\....\...\verilog.prw
...........\....\...\verilog.psm
...........\....\...\_primary.dat
...........\....\...\_primary.dbs
...........\....\...\_primary.vhd
...........\....\alu_control
...........\....\...........\verilog.prw
...........\....\...........\verilog.psm
...........\....\...........\_primary.dat
...........\....\...........\_primary.dbs
...........\....\...........\_primary.vhd
...........\....\arise_control
...........\....\.............\verilog.prw
...........\....\.............\verilog.psm
...........\....\.............\_primary.dat
...........\....\.............\_primary.dbs
...........\....\.............\_primary.vhd
...........\....\arise_instr_decoder
...........\....\...................\verilog.prw
...........\....\...................\verilog.psm
...........\....\...................\_primary.dat
...........\....\...................\_primary.dbs
...........\....\...................\_primary.vhd
...........\....\arise_interface
...........\....\...............\verilog.prw
...........\....\...............\verilog.psm
...........\....\...............\_primary.dat
...........\....\...............\_primary.dbs
...........\....\...............\_primary.vhd
...........\....\arise_mux
...........\....\.........\verilog.prw
...........\....\.........\verilog.psm
...........\....\.........\_primary.dat
...........\....\.........\_primary.dbs
...........\....\.........\_primary.vhd
...........\....\arise_mux_sec
...........\....\.............\verilog.prw
...........\....\.............\verilog.psm
...........\....\.............\_primary.dat
...........\....\.............\_primary.dbs
...........\....\.............\_primary.vhd
...........\....\arise_processor
...........\....\...............\verilog.prw
...........\....\...............\verilog.psm
...........\....\...............\_primary.dat
...........\....\...............\_primary.dbs
...........\....\...............\_primary.vhd
...........\....\config_controller
...........\....\.................\verilog.prw
...........\....\.................\verilog.psm
...........\....\.................\_primary.dat
...........\....\.................\_primary.dbs
...........\....\.................\_primary.vhd
...........\....\config_memory
...........\....\.............\verilog.prw
...........\....\.............\verilog.psm
...........\....\.............\_primary.dat
...........\....\.............\_primary.dbs
...........\....\.............\_primary.vhd
...........\....\control_unit
...........\....\............\verilog.prw
...........\....\............\verilog.psm
...........\....\............\_primary.dat
...........\....\............\_primary.dbs
...........\....\............\_primary.vhd
...........\....\custom_computing_unit_wrapper
...........\....\.............................\verilog.prw
...........\....\.............................\verilog.psm
...........\....\.............................\_primary.dat
...........\....\.............................\_primary.dbs
...........\....\.............................\_primary.vhd
...........\....\data_memory
...........\....\...........\verilog.prw
...........\....\...........\verilog.psm
...........\....\...........\_primary.dat
...........\....\...........\_primary.dbs
...........\....\...........\_primary.vhd
...........\....\dff
...........\....\...\verilog.prw
...........\....\...\verilog.psm
...........\....\...\_primary.dat
...........\....\...\_primary.dbs
...........\....\...\_primary.vhd
...........\....\execute
...........\....\.......\verilog.prw
...........\....\.......\verilog.psm
...........\....\.......\_primary.dat
...........\....\.......\_primary.dbs
...........\....\.......\_primary.vhd
...........\....\execute_controller
...........\....\..................\verilog.prw
...........\....\..................\verilog.psm
...........\....\..................\_primary.dat
...........\....\..................\_primary.dbs
...........\....\..................\_primary.vhd
...........\....\forwarding_unit
...........\....\...............\verilog.prw
...........\....\...............\verilog.psm
...........\....\...............\_primary.dat
...........\....\...............\_primary.dbs
...........\....\...............\_primary.vhd
...........\....\hazard_detection_unit
...........\....\.....................\verilog.prw
...........\....\.....................\verilog.psm
...........\....\.....................\_primary.dat
...........\....\.....................\_primary.dbs
...........\....\.....................\_primary.vhd
...........\....\input_buffer
...........\....\............\verilog.prw
...........\....\............\verilog.psm
...........\....\............\_primary.dat
...........\....\............\_primary.dbs
...........\....\............\_primary.vhd
...........\....\instructiondecode
...........\....\.................\verilog.prw
...........\....\.................\verilog.psm
...........\....\.................\_primary.dat
...........\....\.................\_primary.dbs
...........\....\.................\_primary.vhd
...........\....\instructiondecoder
...........\....\..................\verilog.prw
...........\....\..................\verilog.psm
...........\....\..................\_primary.dat
...........\....\..................\_primary.dbs
...........\....\..................\_primary.vhd
...........\....\instruction_fetch
...........\....\.................\verilog.prw
...........\....\.................\verilog.psm
...........\....\.................\_primary.dat
...........\....\.................\_primary.dbs
...........\....\.................\_primary.vhd
...........\....\instruction_memory
...........\....\..................\verilog.prw
...........\....\..................\verilog.psm
...........\....\..................\_primary.dat
...........\....\..................\_primary.dbs
...........\....\..................\_primary.vhd
...........\....\mem_stage
...........\....\.........\verilog.prw
...........\....\.........\verilog.psm
...........\....\.........\_primary.dat
...........\....\.........\_primary.dbs
...........\....\.........\_primary.vhd
...........\....\mips_processor
...........\....\..............\verilog.prw
...........\....\..............\verilog.psm
...........\....\..............\_primary.dat
...........\....\..............\_primary.dbs
...........\....\..............\_primary.vhd
...........\....\mux
...........\....\...\verilog.prw
...........\....\...\verilog.psm
...........\....\...\_primary.dat
...........\....\...\_primary.dbs
...........\....\...\_primary.vhd
...........\....\opcode_id_table
...........\....\...............\verilog.prw
...........\....\...............\verilog.psm
...........\....\...............\_primary.dat
...........\....\...............\_primary.dbs
...........\....\...............\_primary.vhd
...........\....\output_buffer
...........\....\.............\verilog.prw
...........\....\.............\verilog.psm
...........\....\.............\_primary.dat
...........\....\.............\_primary.dbs
...........\....\.............\_primary.vhd
...........\....\pre_stage
...........\....\.........\verilog.prw
...........\....\.........\verilog.psm
...........\....\.........\_primary.dat
...........\....\.........\_primary.dbs
...........\....\.........\_primary.vhd
...........\....\processor
...........\....\.........\verilog.prw
...........\....\.........\verilog.psm
...........\....\.........\_primary.dat
...........\....\.........\_primary.dbs
...........\....\.........\_primary.vhd
...........\....\process_stage
...........\....\.............\verilog.prw
...........\....\.............\verilog.psm
...........\....\.............\_primary.dat
...........\....\.............\_primary.dbs
...........\....\.............\_primary.vhd
...........\....\program_counter
...........\....\...............\verilog.prw
...........\....\...............\verilog.psm
...........\....\...............\_primary.dat
...........\....\...............\_primary.dbs
...........\....\...............\_primary.vhd
...........\....\reg_file
...........\....\........\verilog.prw
...........\....\........\verilog.psm
...........\....\........\_primary.dat
...........\....\........\_primary.dbs
...........\....\........\_primary.vhd
...........\....\shifter
...........\....\.......\verilog.prw
...........\....\.......\verilog.psm
...........\....\.......\_primary.dat
...........\....\.......\_primary.dbs
...........\....\.......\_primary.vhd
...........\....\sign_exn_unit
...........\....\.............\verilog.prw
...........\....\.............\verilog.psm
...........\....\.............\_primary.dat
...........\....\.............\_primary.dbs
...........\....\.............\_primary.vhd
...........\....\vliw_decode
...........\....\...........\verilog.prw
...........\....\...........\verilog.psm
...........\....\...........\_primary.dat
...........\....\...........\_primary.dbs
...........\....\...........\_primary.vhd
...........\....\vliw_execute
...........\....\............\verilog.prw
...........\....\............\verilog.psm
...........\....\............\_primary.dat
...........\....\............\_primary.dbs
...........\....\............\_primary.vhd
...........\....\vliw_fetch
...........\....\..........\verilog.prw
...........\....\..........\verilog.psm
...........\....\..........\_primary.dat
...........\....\..........\_primary.dbs
...........\....\..........\_primary.vhd
...........\....\vliw_registerfile
...........\....\.................\verilog.prw
...........\....\.................\verilog.psm
...........\....\.................\_primary.dat
...........\....\.................\_primary.dbs
...........\....\.................\_primary.vhd
...........\....\vliw_top
...........\....\........\verilog.prw
...........\....\........\verilog.psm
...........\....\........\_primary.dat
...........\....\........\_primary.dbs
...........\....\........\_primary.vhd
...........\....\vliw_top_tb_v
...........\....\.............\verilog.prw
...........\....\.............\verilog.psm
...........\....\.............\_primary.dat
...........\....\.............\_primary.dbs
...........\....\.............\_primary.vhd
...........\....\vliw_writeback
...........\....\..............\verilog.prw
...........\....\..............\verilog.psm
...........\....\..............\_primary.dat
...........\....\..............\_primary.dbs
...........\....\..............\_primary.vhd
...........\....\write_back
...........\....\..........\verilog.prw
...........\....\..........\verilog.psm
...........\....\..........\_primary.dat
...........\....\..........\_primary.dbs
...........\....\..........\_primary.vhd
...........\....\_temp
...........\....\_info
...........\....\_vmake
...........\adder.v
...........\adder_four.v
...........\alu.v
...........\alu_control.v
...........\arise_control.v
...........\arise_inst_decoder.v
...........\arise_interface.v
...........\arise_mux.v
...........\arise_mux_sec.v
...........\arise_processor.v
...........\config_controller.v
...........\config_memory.v
...........\control_unit.v
...........\custom_computing_unit_wrapper.v
...........\data_memory.v
...........\dff.v
...........\execute.v
...........\execute_controller.v
...........\forwarding_unit.v
...........\hazard_dtection_unit.v
...........\input_buffer.v
...........\instruction_decode.v
...........\instruction_decoder.v
...........\instruction_fetch.v
...........\instruction_memory.v
...........\mem_stage.v
...........\mips_processor.v
...........\multi.cr.mti
...........\mux.v
...........\new.cr.mti
...........\new.mpf
...........\now.cr.mti
...........\now.mpf
...........\opcode_id_table.v
...........\output_buffer.v
...........\post_stage.v
...........\pre_stage.v
...........\processor.v
...........\process_stage.v
...........\program_counter.v
...........\reg_file.v
...........\shifter.v
...........\sign_exn_unit.v
...........\vliw_decode.v
...........\vliw_execute.v
...........\vliw_fetch.v
...........\vliw_registerfile.v
...........\vliw_top.v
...........\vliw_top_tb.v
...........\vliw_writeback.v
...........\vsim.wlf
...........\write_back.v