these are the source codes for the book " 100 power tips for FPGA designers"




File list:
100powertips
...........\src_book
...........\........\13.14.15.coding
...........\........\...............\rtl
...........\........\...............\...\coding_style.v
...........\........\...............\...\simple.v
...........\........\...............\...\synth_support.v
...........\........\...............\...\tb.v
...........\........\...............\synth
...........\........\...............\.....\isim.cmd
...........\........\...............\.....\sim1.wcfg
...........\........\...............\.....\sim2.wcfg
...........\........\...............\.....\synth.xise
...........\........\...............\.....\synth_support.lso
...........\........\16.inference
...........\........\............\rtl
...........\........\............\...\inference.v
...........\........\............\synth
...........\........\............\.....\netgen
...........\........\............\.....\......\map
...........\........\............\.....\......\...\inference_map.sdf
...........\........\............\.....\......\...\inference_map.v
...........\........\............\.....\......\synthesis
...........\........\............\.....\......\.........\inference_synthesis.v
...........\........\............\.....\inference.lso
...........\........\............\.....\inference.ptwx
...........\........\............\.....\inference.stx
...........\........\............\.....\inference.unroutes
...........\........\............\.....\inference.xpi
...........\........\............\.....\inference_map.mrp
...........\........\............\.....\synth.xise
...........\........\17.mixed_verilog_vhdl
...........\........\.....................\rtl
...........\........\.....................\...\counter.vhd
...........\........\.....................\...\tb.v
...........\........\.....................\...\top.v
...........\........\.....................\synth
...........\........\.....................\.....\isim.cmd
...........\........\.....................\.....\synth.xise
...........\........\.....................\.....\top.lso
...........\........\.....................\.....\top.ptwx
...........\........\.....................\.....\top.stx
...........\........\.....................\.....\top_map.mrp
...........\........\18.verilog
...........\........\..........\rtl
...........\........\..........\...\verilog2001.v
...........\........\..........\synth
...........\........\..........\.....\synth.xise
...........\........\..........\.....\verilog2001.lso
...........\........\..........\.....\verilog2001.stx
...........\........\..........\.....\verilog2001_map.mrp
...........\........\20.21.clocking
...........\........\..............\cores
...........\........\..............\.....\.lso
...........\........\..............\.....\blk_mem.v
...........\........\..............\.....\blk_mem.xco
...........\........\..............\.....\clka_mmcm.v
...........\........\..............\.....\clka_mmcm.xco
...........\........\..............\.....\clk_dcm.v
...........\........\..............\.....\clk_dcm.xco
...........\........\..............\.....\clk_mmcm.v
...........\........\..............\.....\clk_mmcm.xco
...........\........\..............\.....\coregen.cgp
...........\........\..............\rtl
...........\........\..............\...\clock_dcm.v
...........\........\..............\...\clock_inference.v
...........\........\..............\...\clock_mmcm.v
...........\........\..............\...\clock_schemes.v
...........\........\..............\...\timing_analyzer.v
...........\........\..............\synth
...........\........\..............\.....\netgen
...........\........\..............\.....\......\par
...........\........\..............\.....\......\...\clock_mmcm_timesim.sdf
...........\........\..............\.....\......\...\clock_mmcm_timesim.v
...........\........\..............\.....\planAhead_run_1
...........\........\..............\.....\...............\synth.data
...........\........\..............\.....\...............\..........\constrs_1
...........\........\..............\.....\...............\..........\runs
...........\........\..............\.....\...............\..........\sources_1
...........\........\..............\.....\...............\..........\wt
...........\........\..............\.....\...............\synth.ppr
...........\........\..............\.....\clock_dcm.lso
...........\........\..............\.....\clock_dcm.ptwx
...........\........\..............\.....\clock_dcm.stx
...........\........\..............\.....\clock_dcm.ucf
...........\........\..............\.....\clock_dcm.unroutes
...........\........\..............\.....\clock_dcm.xpi
...........\........\..............\.....\clock_dcm_map.mrp
...........\........\..............\.....\clock_inference.ptwx
...........\........\..............\.....\clock_inference.ucf
...........\........\..............\.....\clock_inference.unroutes
...........\........\..............\.....\clock_inference.xpi
...........\........\..............\.....\clock_inference_map.mrp
...........\........\..............\.....\clock_mmcm.clk_rgn
...........\........\..............\.....\clock_mmcm.dly
...........\........\..............\.....\clock_mmcm.lso
...........\........\..............\.....\clock_mmcm.ptwx
...........\........\..............\.....\clock_mmcm.pwr
...........\........\..............\.....\clock_mmcm.stx
...........\........\..............\.....\clock_mmcm.unroutes
...........\........\..............\.....\clock_mmcm.xpi
...........\........\..............\.....\clock_mmcm_map.mrp
...........\........\..............\.....\synth.xise
...........\........\..............\.....\timing_analyzer.ptwx
...........\........\..............\.....\timing_analyzer.ucf
...........\........\..............\.....\timing_analyzer.unroutes
...........\........\..............\.....\timing_analyzer.xpi
...........\........\..............\.....\timing_analyzer_map.mrp
...........\........\22.cdc
...........\........\......\rtl
...........\........\......\...\cdc.v
...........\........\......\synth
...........\........\......\.....\cdc.lso
...........\........\......\.....\cdc.ptwx
...........\........\......\.....\cdc.stx
...........\........\......\.....\cdc.tsi
...........\........\......\.....\cdc.ucf
...........\........\......\.....\cdc.unroutes
...........\........\......\.....\cdc.xpi
...........\........\......\.....\cdc_map.mrp
...........\........\......\.....\synth.xise
...........\........\23.synchronizers
...........\........\................\rtl
...........\........\................\...\cdc.v
...........\........\................\...\edge.v
...........\........\................\...\edge_tb.v
...........\........\................\synth
...........\........\................\.....\cdc.ptwx
...........\........\................\.....\cdc.tsi
...........\........\................\.....\cdc.ucf
...........\........\................\.....\cdc.unroutes
...........\........\................\.....\cdc.xpi
...........\........\................\.....\cdc_map.mrp
...........\........\................\.....\edge_detector.lso
...........\........\................\.....\edge_detector.stx
...........\........\................\.....\edge_detector.tsi
...........\........\................\.....\edge_detector.unroutes
...........\........\................\.....\edge_detector.xpi
...........\........\................\.....\edge_detector_map.mrp
...........\........\................\.....\isim.cmd
...........\........\................\.....\sim.wcfg
...........\........\................\.....\synth.xise
...........\........\25.counter
...........\........\..........\cores
...........\........\..........\.....\.lso
...........\........\..........\.....\coregen.cgp
...........\........\..........\.....\counter_binary_core_32.v
...........\........\..........\.....\counter_binary_core_32.xco
...........\........\..........\.....\counter_binary_core_64.v
...........\........\..........\.....\counter_binary_core_64.xco
...........\........\..........\.....\counter_binary_dsp48.v
...........\........\..........\.....\counter_binary_dsp48.xco
...........\........\..........\rtl
...........\........\..........\...\counters.v
...........\........\..........\...\counter_lfsr.v
...........\........\..........\...\tb.v
...........\........\..........\synth
...........\........\..........\.....\iseconfig
...........\........\..........\.....\.........\counters.xreport
...........\........\..........\.....\.........\synth.projectmgr
...........\........\..........\.....\planAhead_run_1
...........\........\..........\.....\...............\synth.data
...........\........\..........\.....\...............\..........\constrs_1
...........\........\..........\.....\...............\..........\runs
...........\........\..........\.....\...............\..........\sources_1
...........\........\..........\.....\...............\..........\wt
...........\........\..........\.....\...............\synth.ppr
...........\........\..........\.....\_xmsgs
...........\........\..........\.....\......\pn_parser.xmsgs
...........\........\..........\.....\counters.lso
...........\........\..........\.....\counters.ptwx
...........\........\..........\.....\counters.stx
...........\........\..........\.....\counters.ucf
...........\........\..........\.....\counters.unroutes
...........\........\..........\.....\counters.xpi
...........\........\..........\.....\counters_map.mrp
...........\........\..........\.....\isim.cmd
...........\........\..........\.....\sim.wcfg
...........\........\..........\.....\synth.xise
...........\........\..........\synth_lfsr
...........\........\..........\..........\counter_lfsr.ucf
...........\........\..........\..........\lfsr_counter.lso
...........\........\..........\..........\lfsr_counter.ptwx
...........\........\..........\..........\lfsr_counter.stx
...........\........\..........\..........\lfsr_counter.unroutes
...........\........\..........\..........\lfsr_counter.xpi
...........\........\..........\..........\lfsr_counter_map.mrp
...........\........\..........\..........\synth.xise
...........\........\26.signed
...........\........\.........\cores
...........\........\.........\.....\coregen.cgp
...........\........\.........\rtl
...........\........\.........\...\signed.v
...........\........\.........\...\tb.v
...........\........\.........\synth
...........\........\.........\.....\netgen
...........\........\.........\.....\......\synthesis
...........\........\.........\.....\......\.........\signed_arithmetic_synthesis.v
...........\........\.........\.....\sim.wcfg
...........\........\.........\.....\synth.xise
...........\........\27.state_machines
...........\........\.................\rtl
...........\........\.................\...\state_machines.v
...........\........\.................\...\tb.v
...........\........\.................\synth
...........\........\.................\.....\isim.cmd
...........\........\.................\.....\state_machines.lso
...........\........\.................\.....\state_machines.stx
...........\........\.................\.....\synth.xise
...........\........\28.dsp
...........\........\......\cores
...........\........\......\.....\coregen.cgp
...........\........\......\rtl
...........\........\......\...\dsp.v
...........\........\......\...\tb.v
...........\........\......\synth
...........\........\......\.....\dsp.ptwx
...........\........\......\.....\dsp.xpi
...........\........\......\.....\dsp48_usage.bgn
...........\........\......\.....\dsp48_usage.drc
...........\........\......\.....\dsp48_usage.lso
...........\........\......\.....\dsp48_usage.ptwx
...........\........\......\.....\dsp48_usage.rbt
...........\........\......\.....\dsp48_usage.stx
...........\........\......\.....\dsp48_usage.unroutes
...........\........\......\.....\dsp48_usage.ut
...........\........\......\.....\dsp48_usage.xpi
...........\........\......\.....\dsp48_usage_map.mrp
...........\........\......\.....\sim1.wcfg
...........\........\......\.....\synth.xise
...........\........\29.reset
...........\........\........\rtl
...........\........\........\...\reset.v
...........\........\........\synth
...........\........\........\.....\isim.cmd
...........\........\........\.....\reset.lso
...........\........\........\.....\sim1.wcfg
...........\........\........\.....\synth.xise
...........\........\30.shift_regs
...........\........\.............\cores
...........\........\.............\.....\.lso
...........\........\.............\.....\blk_mem_gen_v4_1.v
...........\........\.............\.....\blk_mem_gen_v4_1.xco
...........\........\.............\.....\blk_mem_gen_v4_1.xise
...........\........\.............\.....\blk_mem_gen_v4_1_xmdf.tcl
...........\........\.............\.....\coregen.cgp
...........\........\.............\.....\shift_ram_coregen.v
...........\........\.............\.....\shift_ram_coregen.xco
...........\........\.............\.....\shift_ram_coregen.xise
...........\........\.............\.....\shift_ram_coregen_xmdf.tcl
...........\........\.............\rtl
...........\........\.............\...\shift_regs.v
...........\........\.............\...\tb.v
...........\........\.............\synth
...........\........\.............\.....\planAhead_run_1
...........\........\.............\.....\...............\synth.data
...........\........\.............\.....\...............\..........\constrs_1
...........\........\.............\.....\...............\..........\runs
...........\........\.............\.....\...............\..........\sources_1
...........\........\.............\.....\...............\..........\wt
...........\........\.............\.....\...............\synth.ppr
...........\........\.............\.....\isim.cmd
...........\........\.............\.....\shift_regs.lso
...........\........\.............\.....\shift_regs.ptwx
...........\........\.............\.....\shift_regs.stx
...........\........\.............\.....\shift_regs.ucf
...........\........\.............\.....\shift_regs.unroutes
...........\........\.............\.....\shift_regs.xpi
...........\........\.............\.....\shift_regs_map.mrp
...........\........\.............\.....\sim1.wcfg
...........\........\.............\.....\synth.xise
...........\........\32.carry_chains
...........\........\...............\rtl
...........\........\...............\...\carry_chains.v
...........\........\...............\...\tb.v
...........\........\...............\synth
...........\........\...............\.....\netgen
...........\........\...............\.....\......\par
...........\........\...............\.....\......\...\carry_chains_timesim.sdf
...........\........\...............\.....\......\...\carry_chains_timesim.v
...........\........\...............\.....\......\synthesis
...........\........\...............\.....\......\.........\carry_chains_synthesis.v
...........\........\...............\.....\......\translate
...........\........\...............\.....\......\.........\carry_chains_translate.v
...........\........\...............\.....\carry_chains.ucf
...........\........\...............\.....\synth.xise
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...........\........\............\rtl
...........\........\............\...\pipelines.v
...........\........\............\synth
...........\........\............\.....\pipeline.lso
...........\........\............\.....\pipeline.ptwx
...........\........\............\.....\pipeline.stx
...........\........\............\.....\pipeline.unroutes
...........\........\............\.....\pipeline.xpi
...........\........\............\.....\pipeline_map.mrp
...........\........\............\.....\synth.xise
...........\........\34.emb_memories
...........\........\...............\cores
...........\........\...............\.....\.lso
...........\........\...............\.....\blk_mem.v
...........\........\...............\.....\blk_mem.xco
...........\........\...............\.....\blk_mem_ram_dual_port.v
...........\........\...............\.....\blk_mem_ram_dual_port.xco
...........\........\...............\.....\blk_mem_rom_single_port.v
...........\........\...............\.....\blk_mem_rom_single_port.xco
...........\........\...............\.....\coregen.cgp
...........\........\...............\.....\dist_mem_gen_v5_1.v
...........\........\...............\.....\dist_mem_gen_v5_1.xco
...........\........\...............\.....\dist_ram_dual_port.v
...........\........\...............\.....\dist_ram_dual_port.xco
...........\........\...............\.....\dist_ram_single_port.v
...........\........\...............\.....\dist_ram_single_port.xco
...........\........\...............\.....\dist_rom.v
...........\........\...............\.....\dist_rom.xco
...........\........\...............\rtl
...........\........\...............\...\bram_inference.v
...........\........\...............\...\memories.v
...........\........\...............\...\rom_inference.v
...........\........\...............\...\tb.v
...........\........\...............\synth
...........\........\...............\.....\memories.ucf
...........\........\...............\.....\synth.xise
...........\........\35.bitstream
...........\........\............\top_pr.rbt
...........\........\............\xilinx_bitstream_parser.pl
...........\........\37.reconfiguration
...........\........\..................\rtl
...........\........\..................\...\top.v
...........\........\..................\...\top1.ucf
...........\........\..................\...\top_pr.v
...........\........\..................\synth
...........\........\..................\.....\synth.xise
...........\........\..................\.....\top.bgn
...........\........\..................\.....\top.drc
...........\........\..................\.....\top.lso
...........\........\..................\.....\top.unroutes
...........\........\..................\.....\top_map.mrp
...........\........\..................\synth_pr
...........\........\..................\........\synth.xise
...........\........\..................\........\top.bgn
...........\........\..................\........\top.drc
...........\........\..................\........\top.lso
...........\........\..................\........\top.ptwx
...........\........\..................\........\top.stx
...........\........\..................\........\top.unroutes
...........\........\..................\........\top.ut
...........\........\..................\........\top.xpi
...........\........\..................\........\top_map.mrp
...........\........\..................\........\top_pr.bgn
...........\........\..................\........\top_pr.drc
...........\........\..................\........\top_pr.lso
...........\........\..................\........\top_pr.ptwx
...........\........\..................\........\top_pr.stx
...........\........\..................\........\top_pr.unroutes
...........\........\..................\........\top_pr.ut
...........\........\..................\........\top_pr.xpi
...........\........\..................\........\top_pr_map.mrp
...........\........\..................\pr_bitgen.bat
...........\........\..................\pr_bitgen.sh
...........\........\..................\top_pr.bgn
...........\........\..................\top_pr_rawbits.bgn
...........\........\..................\top_pr_rawbits.drc
...........\........\38.area
...........\........\.......\rtl
...........\........\.......\...\crc.v
...........\........\.......\synth
...........\........\.......\.....\planAhead_run_1
...........\........\.......\.....\...............\synth.data
...........\........\.......\.....\...............\..........\constrs_1
...........\........\.......\.....\...............\..........\runs
...........\........\.......\.....\...............\..........\sources_1
...........\........\.......\.....\...............\..........\wt
...........\........\.......\.....\...............\synth.ppr
...........\........\.......\.....\crc.lso
...........\........\.......\.....\crc.stx
...........\........\.......\.....\crc.ucf
...........\........\.......\.....\crc.unroutes
...........\........\.......\.....\crc.xpi
...........\........\.......\.....\crc_map.mrp
...........\........\.......\.....\synth.xise
...........\........\40.power_estimate
...........\........\.................\mig_cores
...........\........\.................\.........\mig_v3_4_high_freq
...........\........\.................\.........\..................\example_design
...........\........\.................\.........\..................\..............\par
...........\........\.................\.........\..................\..............\...\compatible_ucf
...........\........\.................\.........\..................\..............\...\..............\xc6vlx130t_ff484.ucf
...........\........\.................\.........\..................\..............\...\bitgen_options.ut
...........\........\.................\.........\..................\..............\...\build1.bat
...........\........\.................\.........\..................\..............\...\constraints.xcf
...........\........\.................\.........\..................\..............\...\create_ise.bat
...........\........\.................\.........\..................\..............\...\example_top.bgn
...........\........\.................\.........\..................\..............\...\example_top.cdc
...........\........\.................\.........\..................\..............\...\example_top.drc
...........\........\.................\.........\..................\..............\...\example_top.ptwx
...........\........\.................\.........\..................\..............\...\example_top.pwr
...........\........\.................\.........\..................\..............\...\example_top.ucf
...........\........\.................\.........\..................\..............\...\example_top.unroutes
...........\........\.................\.........\..................\..............\...\example_top.xpi
...........\........\.................\.........\..................\..............\...\example_top_map.mrp
...........\........\.................\.........\..................\..............\...\icon5_cg.xco
...........\........\.................\.........\..................\..............\...\ila384_8_cg.xco
...........\........\.................\.........\..................\..............\...\ise_flow.bat
...........\........\.................\.........\..................\..............\...\makeproj.bat
...........\........\.................\.........\..................\..............\...\rem_files.bat
...........\........\.................\.........\..................\..............\...\set_ise_prop.tcl
...........\........\.................\.........\..................\..............\...\vio_async_in256_cg.xco
...........\........\.................\.........\..................\..............\...\vio_sync_out32_cg.xco
...........\........\.................\.........\..................\..............\...\xpower1.bat
...........\........\.................\.........\..................\..............\rtl
...........\........\.................\.........\..................\..............\...\controller
...........\........\.................\.........\..................\..............\...\..........\arb_mux.v
...........\........\.................\.........\..................\..............\...\..........\arb_row_col.v
...........\........\.................\.........\..................\..............\...\..........\arb_select.v
...........\........\.................\.........\..................\..............\...\..........\bank_cntrl.v
...........\........\.................\.........\..................\..............\...\..........\bank_common.v
...........\........\.................\.........\..................\..............\...\..........\bank_compare.v
...........\........\.................\.........\..................\..............\...\..........\bank_mach.v
...........\........\.................\.........\..................\..............\...\..........\bank_queue.v
...........\........\.................\.........\..................\..............\...\..........\bank_state.v
...........\........\.................\.........\..................\..............\...\..........\col_mach.v
...........\........\.................\.........\..................\..............\...\..........\mc.v
...........\........\.................\.........\..................\..............\...\..........\rank_cntrl.v
...........\........\.................\.........\..................\..............\...\..........\rank_common.v
...........\........\.................\.........\..................\..............\...\..........\rank_mach.v
...........\........\.................\.........\..................\..............\...\..........\round_robin_arb.v
...........\........\.................\.........\..................\..............\...\ecc
...........\........\.................\.........\..................\..............\...\...\ecc_buf.v
...........\........\.................\.........\..................\..............\...\...\ecc_dec_fix.v
...........\........\.................\.........\..................\..............\...\...\ecc_gen.v
...........\........\.................\.........\..................\..............\...\...\ecc_merge_enc.v
...........\........\.................\.........\..................\..............\...\ip_top
...........\........\.................\.........\..................\..............\...\......\clk_ibuf.v
...........\........\.................\.........\..................\..............\...\......\ddr2_ddr3_chipscope.v
...........\........\.................\.........\..................\..............\...\......\example_top.v
...........\........\.................\.........\..................\..............\...\......\infrastructure.v
...........\........\.................\.........\..................\..............\...\......\iodelay_ctrl.v
...........\........\.................\.........\..................\..............\...\......\memc_ui_top.v
...........\........\.................\.........\..................\..............\...\......\mem_intfc.v
...........\........\.................\.........\..................\..............\...\phy
...........\........\.................\.........\..................\..............\...\...\circ_buffer.v
...........\........\.................\.........\..................\..............\...\...\phy_ck_iob.v
...........\........\.................\.........\..................\..............\...\...\phy_clock_io.v
...........\........\.................\.........\..................\..............\...\...\phy_control_io.v
...........\........\.................\.........\..................\..............\...\...\phy_data_io.v
...........\........\.................\.........\..................\..............\...\...\phy_dly_ctrl.v
...........\........\.................\.........\..................\..............\...\...\phy_dm_iob.v
...........\........\.................\.........\..................\..............\...\...\phy_dqs_iob.v
...........\........\.................\.........\..................\..............\...\...\phy_dq_iob.v
...........\........\.................\.........\..................\..............\...\...\phy_init.v
...........\........\.................\.........\..................\..............\...\...\phy_pd.v
...........\........\.................\.........\..................\..............\...\...\phy_pd_top.v
...........\........\.................\.........\..................\..............\...\...\phy_rdclk_gen.v
...........\........\.................\.........\..................\..............\...\...\phy_rdctrl_sync.v
...........\........\.................\.........\..................\..............\...\...\phy_rddata_sync.v
...........\........\.................\.........\..................\..............\...\...\phy_rdlvl.v
...........\........\.................\.........\..................\..............\...\...\phy_read.v
...........\........\.................\.........\..................\..............\...\...\phy_top.v
...........\........\.................\.........\..................\..............\...\...\phy_write.v
...........\........\.................\.........\..................\..............\...\...\phy_wrlvl.v
...........\........\.................\.........\..................\..............\...\...\rd_bitslip.v
...........\........\.................\.........\..................\..............\...\traffic_gen
...........\........\.................\.........\..................\..............\...\...........\afifo.v
...........\........\.................\.........\..................\..............\...\...........\cmd_gen.v
...........\........\.................\.........\..................\..............\...\...........\cmd_prbs_gen.v
...........\........\.................\.........\..................\..............\...\...........\data_prbs_gen.v
...........\........\.................\.........\..................\..............\...\...........\init_mem_pattern_ctr.v
...........\........\.................\.........\..................\..............\...\...........\mcb_flow_control.v
...........\........\.................\.........\..................\..............\...\...........\mcb_traffic_gen.v
...........\........\.................\.........\..................\..............\...\...........\pipeline_inserter.v
...........\........\.................\.........\..................\..............\...\...........\rd_data_gen.v
...........\........\.................\.........\..................\..............\...\...........\read_data_path.v
...........\........\.................\.........\..................\..............\...\...........\read_posted_fifo.v
...........\........\.................\.........\..................\..............\...\...........\sp6_data_gen.v
...........\........\.................\.........\..................\..............\...\...........\tg_status.v
...........\........\.................\.........\..................\..............\...\...........\v6_data_gen.v
...........\........\.................\.........\..................\..............\...\...........\write_data_path.v
...........\........\.................\.........\..................\..............\...\...........\wr_data_gen.v
...........\........\.................\.........\..................\..............\...\ui
...........\........\.................\.........\..................\..............\...\..\ui_cmd.v
...........\........\.................\.........\..................\..............\...\..\ui_rd_data.v
...........\........\.................\.........\..................\..............\...\..\ui_top.v
...........\........\.................\.........\..................\..............\...\..\ui_wr_data.v
...........\........\.................\.........\..................\..............\example_top.pwr
...........\........\.................\.........\..................\..............\xpower1.bat
...........\........\.................\.........\coregen.cgp
...........\........\.................\.........\mig_v3_4_high_freq.xco
...........\........\.................\.........\mig_v3_4_high_freq.xise
...........\........\.................\.........\mig_v3_4_low_freq.xco
...........\........\.................\.........\mig_v3_4_low_freq.xise
...........\........\.................\plan_ahead
...........\........\.................\..........\mig_rtl
...........\........\.................\..........\.......\mig_rtl.data
...........\........\.................\..........\.......\............\constrs_1
...........\........\.................\..........\.......\............\sources_1
...........\........\.................\..........\.......\............\wt
...........\........\.................\..........\.......\mig_rtl.ppr
...........\........\.................\..........\plan_ahead.data
...........\........\.................\..........\...............\constrs_1
...........\........\.................\..........\...............\runs
...........\........\.................\..........\...............\sources_1
...........\........\.................\..........\...............\wt
...........\........\.................\..........\plan_ahead.runs
...........\........\.................\..........\...............\.jobs
...........\........\.................\..........\...............\.....\job1.bat
...........\........\.................\..........\...............\.....\job1.sh
...........\........\.................\..........\...............\.....\job2.bat
...........\........\.................\..........\...............\.....\job2.sh
...........\........\.................\..........\plan_ahead.ppr
...........\........\50.latches
...........\........\..........\rtl
...........\........\..........\...\latches.v
...........\........\..........\synth
...........\........\..........\.....\latches.lso
...........\........\..........\.....\latches.stx
...........\........\..........\.....\synth.xise
...........\........\51.comb_loops
...........\........\.............\rtl
...........\........\.............\...\comb_loops.v
...........\........\.............\...\tb.v
...........\........\.............\synth
...........\........\.............\.....\comb_loops.ucf
...........\........\.............\.....\comb_loops_map.mrp
...........\........\.............\.....\synth.xise
...........\........\52.non_synth_circuits
...........\........\.....................\nonsynthesizable
...........\........\.....................\................\synth
...........\........\.....................\................\.....\ipcore_dir
...........\........\.....................\................\.....\synth_xdb
...........\........\.....................\................\.....\synth.ise
...........\........\.....................\................\.....\synth.xise
...........\........\.....................\................\.....\top.lso
...........\........\.....................\................\top.v
...........\........\.....................\rtl
...........\........\.....................\...\non_synth_circuits.v
...........\........\.....................\...\tb.v
...........\........\.....................\synth
...........\........\.....................\.....\isim.cmd
...........\........\.....................\.....\loops1.wcfg
...........\........\.....................\.....\non_synth_circuits.lso
...........\........\.....................\.....\non_synth_circuits.tfi
...........\........\.....................\.....\synth.xise
...........\........\53.porting_memories
...........\........\...................\cores
...........\........\...................\.....\blk_mem.v
...........\........\...................\.....\blk_mem.xco
...........\........\...................\.....\coregen.cgp
...........\........\...................\rtl
...........\........\...................\...\memories.v
...........\........\...................\...\tb.v
...........\........\...................\synth
...........\........\...................\.....\memories.ucf
...........\........\...................\.....\synth.xise
...........\........\54.tristates
...........\........\............\rtl
...........\........\............\...\tristates.v
...........\........\............\synth
...........\........\............\.....\netgen
...........\........\............\.....\......\synthesis
...........\........\............\.....\......\.........\tristates_synthesis.v
...........\........\............\.....\synth.xise
...........\........\............\.....\tristates.lso
...........\........\............\.....\tristates.stx
...........\........\57.sim_types
...........\........\............\rtl
...........\........\............\...\sim_types.v
...........\........\............\...\tb.v
...........\........\............\synth
...........\........\............\.....\netgen
...........\........\............\.....\......\map
...........\........\............\.....\......\...\sim_types_map.sdf
...........\........\............\.....\......\...\sim_types_map.v
...........\........\............\.....\......\par
...........\........\............\.....\......\...\sim_types_timesim.sdf
...........\........\............\.....\......\...\sim_types_timesim.v
...........\........\............\.....\......\synthesis
...........\........\............\.....\......\.........\sim_types_synthesis.v
...........\........\............\.....\......\translate
...........\........\............\.....\......\.........\sim_types_translate.v
...........\........\............\.....\sim_types.lso
...........\........\............\.....\sim_types.ptwx
...........\........\............\.....\sim_types.stx
...........\........\............\.....\sim_types.tsi
...........\........\............\.....\sim_types.unroutes
...........\........\............\.....\sim_types.xpi
...........\........\............\.....\sim_types_map.mrp
...........\........\............\.....\synth.xise
...........\........\63.sim_best_practices
...........\........\.....................\rtl
...........\........\.....................\...\tb.v
...........\........\.....................\...\tb_deltas.v
...........\........\.....................\synth
...........\........\.....................\.....\isim.cmd
...........\........\.....................\.....\sim.wcfg
...........\........\.....................\.....\sim_deltas.wcfg
...........\........\.....................\.....\synth.xise
...........\........\64.measuring_sim_performance
...........\........\............................\sim_perf_metric20100812.tar
...........\........\............................\...........................\sim_perf_metric
...........\........\............................\...........................\...............\clean.csh
...........\........\............................\...........................\...............\example.sv
...........\........\............................\...........................\...............\go.csh
...........\........\............................\...........................\...............\perf_metric.sv
...........\........\............................\sim_perf_metric20100812.tar.gz
...........\........\71.crc_core
...........\........\...........\synth
...........\........\...........\.....\crc_top_map.mrp
...........\........\...........\.....\synth.xise
...........\........\...........\crc_gen.v
...........\........\...........\glbl.v
...........\........\78.build_time
...........\........\.............\rtl
...........\........\.............\...\crc.v
...........\........\.............\crc.xise
...........\........\.............\crc_top.lso
...........\........\.............\crc_top.ptwx
...........\........\.............\crc_top.stx
...........\........\.............\crc_top.ucf
...........\........\.............\crc_top.unroutes
...........\........\.............\crc_top.xpi
...........\........\.............\crc_top_map.mrp
...........\........\79.80.area
...........\........\..........\control_sets
...........\........\..........\............\rtl
...........\........\..........\............\...\control_sets.v
...........\........\..........\............\synth
...........\........\..........\............\.....\control_sets.ptwx
...........\........\..........\............\.....\control_sets.unroutes
...........\........\..........\............\.....\control_sets.xpi
...........\........\..........\............\.....\control_sets1.ucf
...........\........\..........\............\.....\control_sets1_map.mrp
...........\........\..........\............\.....\control_sets2.lso
...........\........\..........\............\.....\control_sets2.ptwx
...........\........\..........\............\.....\control_sets2.stx
...........\........\..........\............\.....\control_sets2.ucf
...........\........\..........\............\.....\control_sets2.unroutes
...........\........\..........\............\.....\control_sets2.xpi
...........\........\..........\............\.....\control_sets2_map.mrp
...........\........\..........\............\.....\control_sets3.ptwx
...........\........\..........\............\.....\control_sets3.unroutes
...........\........\..........\............\.....\control_sets3.xpi
...........\........\..........\............\.....\control_sets3_map.mrp
...........\........\..........\............\.....\control_sets_map.mrp
...........\........\..........\............\.....\reg_set_reset_map.mrp
...........\........\..........\............\.....\synth.xise
...........\........\..........\mig_cores
...........\........\..........\.........\mig_v3_4_high_freq
...........\........\..........\.........\..................\example_design
...........\........\..........\.........\..................\..............\par
...........\........\..........\.........\..................\..............\...\compatible_ucf
...........\........\..........\.........\..................\..............\...\..............\xc6vlx130t_ff484.ucf
...........\........\..........\.........\..................\..............\...\bitgen_options.ut
...........\........\..........\.........\..................\..............\...\build1.bat
...........\........\..........\.........\..................\..............\...\constraints.xcf
...........\........\..........\.........\..................\..............\...\create_ise.bat
...........\........\..........\.........\..................\..............\...\example_top.bgn
...........\........\..........\.........\..................\..............\...\example_top.cdc
...........\........\..........\.........\..................\..............\...\example_top.drc
...........\........\..........\.........\..................\..............\...\example_top.ptwx
...........\........\..........\.........\..................\..............\...\example_top.pwr
...........\........\..........\.........\..................\..............\...\example_top.ucf
...........\........\..........\.........\..................\..............\...\example_top.unroutes
...........\........\..........\.........\..................\..............\...\example_top.xpi
...........\........\..........\.........\..................\..............\...\example_top_map.mrp
...........\........\..........\.........\..................\..............\...\icon5_cg.xco
...........\........\..........\.........\..................\..............\...\ila384_8_cg.xco
...........\........\..........\.........\..................\..............\...\ise_flow.bat
...........\........\..........\.........\..................\..............\...\makeproj.bat
...........\........\..........\.........\..................\..............\...\rem_files.bat
...........\........\..........\.........\..................\..............\...\set_ise_prop.tcl
...........\........\..........\.........\..................\..............\...\vio_async_in256_cg.xco
...........\........\..........\.........\..................\..............\...\vio_sync_out32_cg.xco
...........\........\..........\.........\..................\..............\...\xpower1.bat
...........\........\..........\.........\..................\..............\rtl
...........\........\..........\.........\..................\..............\...\controller
...........\........\..........\.........\..................\..............\...\..........\arb_mux.v
...........\........\..........\.........\..................\..............\...\..........\arb_row_col.v
...........\........\..........\.........\..................\..............\...\..........\arb_select.v
...........\........\..........\.........\..................\..............\...\..........\bank_cntrl.v
...........\........\..........\.........\..................\..............\...\..........\bank_common.v
...........\........\..........\.........\..................\..............\...\..........\bank_compare.v
...........\........\..........\.........\..................\..............\...\..........\bank_mach.v
...........\........\..........\.........\..................\..............\...\..........\bank_queue.v
...........\........\..........\.........\..................\..............\...\..........\bank_state.v
...........\........\..........\.........\..................\..............\...\..........\col_mach.v
...........\........\..........\.........\..................\..............\...\..........\mc.v
...........\........\..........\.........\..................\..............\...\..........\rank_cntrl.v
...........\........\..........\.........\..................\..............\...\..........\rank_common.v
...........\........\..........\.........\..................\..............\...\..........\rank_mach.v
...........\........\..........\.........\..................\..............\...\..........\round_robin_arb.v
...........\........\..........\.........\..................\..............\...\ecc
...........\........\..........\.........\..................\..............\...\...\ecc_buf.v
...........\........\..........\.........\..................\..............\...\...\ecc_dec_fix.v
...........\........\..........\.........\..................\..............\...\...\ecc_gen.v
...........\........\..........\.........\..................\..............\...\...\ecc_merge_enc.v
...........\........\..........\.........\..................\..............\...\ip_top
...........\........\..........\.........\..................\..............\...\......\clk_ibuf.v
...........\........\..........\.........\..................\..............\...\......\ddr2_ddr3_chipscope.v
...........\........\..........\.........\..................\..............\...\......\example_top.v
...........\........\..........\.........\..................\..............\...\......\infrastructure.v
...........\........\..........\.........\..................\..............\...\......\iodelay_ctrl.v
...........\........\..........\.........\..................\..............\...\......\memc_ui_top.v
...........\........\..........\.........\..................\..............\...\......\mem_intfc.v
...........\........\..........\.........\..................\..............\...\phy
...........\........\..........\.........\..................\..............\...\...\circ_buffer.v
...........\........\..........\.........\..................\..............\...\...\phy_ck_iob.v
...........\........\..........\.........\..................\..............\...\...\phy_clock_io.v
...........\........\..........\.........\..................\..............\...\...\phy_control_io.v
...........\........\..........\.........\..................\..............\...\...\phy_data_io.v
...........\........\..........\.........\..................\..............\...\...\phy_dly_ctrl.v
...........\........\..........\.........\..................\..............\...\...\phy_dm_iob.v
...........\........\..........\.........\..................\..............\...\...\phy_dqs_iob.v
...........\........\..........\.........\..................\..............\...\...\phy_dq_iob.v
...........\........\..........\.........\..................\..............\...\...\phy_init.v
...........\........\..........\.........\..................\..............\...\...\phy_pd.v
...........\........\..........\.........\..................\..............\...\...\phy_pd_top.v
...........\........\..........\.........\..................\..............\...\...\phy_rdclk_gen.v
...........\........\..........\.........\..................\..............\...\...\phy_rdctrl_sync.v
...........\........\..........\.........\..................\..............\...\...\phy_rddata_sync.v
...........\........\..........\.........\..................\..............\...\...\phy_rdlvl.v
...........\........\..........\.........\..................\..............\...\...\phy_read.v
...........\........\..........\.........\..................\..............\...\...\phy_top.v
...........\........\..........\.........\..................\..............\...\...\phy_write.v
...........\........\..........\.........\..................\..............\...\...\phy_wrlvl.v
...........\........\..........\.........\..................\..............\...\...\rd_bitslip.v
...........\........\..........\.........\..................\..............\...\traffic_gen
...........\........\..........\.........\..................\..............\...\...........\afifo.v
...........\........\..........\.........\..................\..............\...\...........\cmd_gen.v
...........\........\..........\.........\..................\..............\...\...........\cmd_prbs_gen.v
...........\........\..........\.........\..................\..............\...\...........\data_prbs_gen.v
...........\........\..........\.........\..................\..............\...\...........\init_mem_pattern_ctr.v
...........\........\..........\.........\..................\..............\...\...........\mcb_flow_control.v
...........\........\..........\.........\..................\..............\...\...........\mcb_traffic_gen.v
...........\........\..........\.........\..................\..............\...\...........\pipeline_inserter.v
...........\........\..........\.........\..................\..............\...\...........\rd_data_gen.v
...........\........\..........\.........\..................\..............\...\...........\read_data_path.v
...........\........\..........\.........\..................\..............\...\...........\read_posted_fifo.v
...........\........\..........\.........\..................\..............\...\...........\sp6_data_gen.v
...........\........\..........\.........\..................\..............\...\...........\tg_status.v
...........\........\..........\.........\..................\..............\...\...........\v6_data_gen.v
...........\........\..........\.........\..................\..............\...\...........\write_data_path.v
...........\........\..........\.........\..................\..............\...\...........\wr_data_gen.v
...........\........\..........\.........\..................\..............\...\ui
...........\........\..........\.........\..................\..............\...\..\ui_cmd.v
...........\........\..........\.........\..................\..............\...\..\ui_rd_data.v
...........\........\..........\.........\..................\..............\...\..\ui_top.v
...........\........\..........\.........\..................\..............\...\..\ui_wr_data.v
...........\........\..........\.........\build_2.bat
...........\........\..........\.........\build_3.bat
...........\........\..........\.........\build_4.bat
...........\........\..........\.........\build_5.bat
...........\........\..........\.........\build_6.bat
...........\........\..........\.........\build_7.bat
...........\........\..........\.........\build_8.bat
...........\........\..........\.........\build_default.bat
...........\........\..........\.........\coregen.cgp
...........\........\..........\.........\mig_v3_4_high_freq.xco
...........\........\..........\.........\mig_v3_4_high_freq.xise
...........\........\..........\pattern_match
...........\........\..........\.............\rtl
...........\........\..........\.............\...\pattern_match.v
...........\........\..........\.............\synth
...........\........\..........\.............\.....\pattern_match1_map.mrp
...........\........\..........\.............\.....\pattern_match2.lso
...........\........\..........\.............\.....\pattern_match2.stx
...........\........\..........\.............\.....\pattern_match2_map.mrp
...........\........\..........\.............\.....\synth.xise
...........\........\..........\priority_encoder
...........\........\..........\................\rtl
...........\........\..........\................\...\priority_encoder.v
...........\........\..........\................\synth
...........\........\..........\................\.....\priority_encoder.lso
...........\........\..........\................\.....\priority_encoder.stx
...........\........\..........\................\.....\priority_encoder.ucf
...........\........\..........\................\.....\priority_encoder_map.mrp
...........\........\..........\................\.....\synth.xise
...........\........\..........\................\priority_encoder.ucf
...........\........\8.using_xilinx_tools_in_command_line_mode
...........\........\.........................................\crc_example
...........\........\.........................................\...........\ise_proj
...........\........\.........................................\...........\........\crc.xise
...........\........\.........................................\...........\pa_proj
...........\........\.........................................\...........\.......\crc.tcl
...........\........\.........................................\...........\.......\pa_script.bat
...........\........\.........................................\...........\src
...........\........\.........................................\...........\...\crc.v
...........\........\.........................................\...........\ucf
...........\........\.........................................\...........\...\crc.ucf
...........\........\.........................................\...........\win_cmd
...........\........\.........................................\...........\.......\cmd_script.bat
...........\........\.........................................\...........\xflow_proj
...........\........\.........................................\...........\..........\bitgen.opt
...........\........\.........................................\...........\..........\crc.ut
...........\........\.........................................\...........\..........\xflow_script.bat
...........\........\.........................................\...........\xtclsh_proj
...........\........\.........................................\...........\...........\crc.tcl
...........\........\.........................................\...........\...........\crc.xise
...........\........\.........................................\...........\...........\xtclsh_example.bat
...........\........\85.config_debug
...........\........\...............\chipscope_corrupted1.bit.displaycontext
...........\........\...............\chipscope_corrupted2.bit.displaycontext
...........\........\86.chipscope
...........\........\............\cores
...........\........\............\.....\chipscope_icon.asy
...........\........\............\.....\chipscope_icon.ndf
...........\........\............\.....\chipscope_icon.v
...........\........\............\.....\chipscope_icon.xco
...........\........\............\.....\chipscope_icon.xise
...........\........\............\.....\chipscope_icon.xncf
...........\........\............\.....\chipscope_icon_xmdf.tcl
...........\........\............\.....\chipscope_ila.asy
...........\........\............\.....\chipscope_ila.cdc
...........\........\............\.....\chipscope_ila.ndf
...........\........\............\.....\chipscope_ila.v
...........\........\............\.....\chipscope_ila.xco
...........\........\............\.....\chipscope_ila.xise
...........\........\............\.....\chipscope_ila.xncf
...........\........\............\.....\chipscope_ila_xmdf.tcl
...........\........\............\.....\chipscope_vio.asy
...........\........\............\.....\chipscope_vio.cdc
...........\........\............\.....\chipscope_vio.ndf
...........\........\............\.....\chipscope_vio.v
...........\........\............\.....\chipscope_vio.xco
...........\........\............\.....\chipscope_vio.xise
...........\........\............\.....\chipscope_vio.xncf
...........\........\............\.....\chipscope_vio_xmdf.tcl
...........\........\............\.....\coregen.cgp
...........\........\............\rtl
...........\........\............\...\chipscope.ucf
...........\........\............\...\chipscope.v
...........\........\............\synth
...........\........\............\.....\chipscope.lso
...........\........\............\.....\chipscope.ptwx
...........\........\............\.....\chipscope.stx
...........\........\............\.....\chipscope.unroutes
...........\........\............\.....\chipscope.xpi
...........\........\............\.....\chipscope_map.mrp
...........\........\............\.....\synth.xise
...........\........\............\chipscope_corrupted_crc.bit.displaycontext
...........\........\............\chipscope_viewer.cpj
...........\........\87.fpga_editor
...........\........\..............\memories.ucf
...........\........\..............\memories.ut
...........\........\90.timing_constraints
...........\........\.....................\rtl
...........\........\.....................\...\constraints.v
...........\........\.....................\synth
...........\........\.....................\.....\Analysis 1 Constraints Interaction.tsi
...........\........\.....................\.....\constraints.lso
...........\........\.....................\.....\constraints.ptwx
...........\........\.....................\.....\constraints.stx
...........\........\.....................\.....\constraints.tsi
...........\........\.....................\.....\constraints.ucf
...........\........\.....................\.....\constraints.unroutes
...........\........\.....................\.....\constraints.xpi
...........\........\.....................\.....\constraints_map.mrp
...........\........\.....................\.....\synth.xise
...........\........\91.timing_analyzer
...........\........\..................\cores
...........\........\..................\.....\clka_mmcm
...........\........\..................\.....\.........\doc
...........\........\..................\.....\.........\example_design
...........\........\..................\.....\.........\..............\clka_mmcm_exdes.v
...........\........\..................\.....\.........\simulation
...........\........\..................\.....\.........\..........\functional
...........\........\..................\.....\.........\..........\..........\simcmds.tcl
...........\........\..................\.....\.........\..........\..........\simulate_isim.sh
...........\........\..................\.....\.........\..........\..........\simulate_mti.do
...........\........\..................\.....\.........\..........\..........\simulate_ncsim.sh
...........\........\..................\.....\.........\..........\..........\simulate_vcs.sh
...........\........\..................\.....\.........\..........\..........\ucli_commands.key
...........\........\..................\.....\.........\..........\..........\vcs_session.tcl
...........\........\..................\.....\.........\..........\..........\wave.do
...........\........\..................\.....\.........\..........\..........\wave.sv
...........\........\..................\.....\.........\..........\clka_mmcm_tb.v
...........\........\..................\.....\.........\clka_mmcm.ucf
...........\........\..................\.....\.lso
...........\........\..................\.....\blk_mem.v
...........\........\..................\.....\blk_mem.xco
...........\........\..................\.....\blk_mem.xise
...........\........\..................\.....\clka_mmcm.ejp
...........\........\..................\.....\clka_mmcm.v
...........\........\..................\.....\clka_mmcm.xco
...........\........\..................\.....\clka_mmcm.xise
...........\........\..................\.....\clka_mmcm_xmdf.tcl
...........\........\..................\.....\coregen.cgp
...........\........\..................\rtl
...........\........\..................\...\timing_analyzer.v
...........\........\..................\synth
...........\........\..................\.....\synth.xise
...........\........\..................\.....\timing_analyzer.lso
...........\........\..................\.....\timing_analyzer.ptwx
...........\........\..................\.....\timing_analyzer.stx
...........\........\..................\.....\timing_analyzer.ucf
...........\........\..................\.....\timing_analyzer.unroutes
...........\........\..................\.....\timing_analyzer.xpi
...........\........\..................\.....\timing_analyzer_map.mrp
...........\........\..................\timing_analyzer_1.tsi
...........\........\..................\timing_analyzer_2.tsi
...........\........\..................\trce.pl
...........\........\92.93.94.timing_closure
...........\........\.......................\crc
...........\........\.......................\...\rtl
...........\........\.......................\...\...\crc.v
...........\........\.......................\...\synth
...........\........\.......................\...\.....\.HDI-PlanAhead-52908-evgeni-pc
...........\........\.......................\...\.....\..............................\ngc2edif
...........\........\.......................\...\.....\planAhead_run_1
...........\........\.......................\...\.....\...............\synth.data
...........\........\.......................\...\.....\...............\..........\constrs_1
...........\........\.......................\...\.....\...............\..........\runs
...........\........\.......................\...\.....\...............\..........\sources_1
...........\........\.......................\...\.....\...............\synth.ppr
...........\........\.......................\...\.....\crc.tfi
...........\........\.......................\...\.....\crc.ucf
...........\........\.......................\...\.....\crc_floorplan.lso
...........\........\.......................\...\.....\crc_floorplan.ptwx
...........\........\.......................\...\.....\crc_floorplan.stx
...........\........\.......................\...\.....\crc_floorplan.tsi
...........\........\.......................\...\.....\crc_floorplan.unroutes
...........\........\.......................\...\.....\crc_floorplan.xpi
...........\........\.......................\...\.....\crc_floorplan_fpga_editor.out
...........\........\.......................\...\.....\crc_floorplan_map.mrp
...........\........\.......................\...\.....\synth.xise
...........\........\.......................\mig
...........\........\.......................\...\example_top.ucf
...........\........\.......................\...\run_smartxplorer.bat
...........\........\.......................\...\run_smartxplorer.sh
...........\........\.......................\...\strategy_file.sf
...........\........\95.96.floorplanning
...........\........\...................\brams
...........\........\...................\.....\cores
...........\........\...................\.....\.....\.lso
...........\........\...................\.....\.....\coregen.cgp
...........\........\...................\.....\.....\rom.v
...........\........\...................\.....\.....\rom.xco
...........\........\...................\.....\.....\rom.xise
...........\........\...................\.....\.....\rom_registered.v
...........\........\...................\.....\.....\rom_registered.xco
...........\........\...................\.....\.....\rom_registered.xise
...........\........\...................\.....\.....\rom_registered_xmdf.tcl
...........\........\...................\.....\.....\rom_xmdf.tcl
...........\........\...................\.....\rtl
...........\........\...................\.....\...\floorplanning.v
...........\........\...................\.....\synth
...........\........\...................\.....\.....\planAhead_run_1
...........\........\...................\.....\.....\...............\synth.data
...........\........\...................\.....\.....\...............\..........\constrs_1
...........\........\...................\.....\.....\...............\..........\runs
...........\........\...................\.....\.....\...............\..........\sources_1
...........\........\...................\.....\.....\...............\..........\wt
...........\........\...................\.....\.....\...............\synth.ppr
...........\........\...................\.....\.....\bram_floorplanning.lso
...........\........\...................\.....\.....\bram_floorplanning.ptwx
...........\........\...................\.....\.....\bram_floorplanning.stx
...........\........\...................\.....\.....\bram_floorplanning.unroutes
...........\........\...................\.....\.....\bram_floorplanning.xpi
...........\........\...................\.....\.....\bram_floorplanning2.lso
...........\........\...................\.....\.....\bram_floorplanning2.ptwx
...........\........\...................\.....\.....\bram_floorplanning2.stx
...........\........\...................\.....\.....\bram_floorplanning2.ucf
...........\........\...................\.....\.....\bram_floorplanning2.unroutes
...........\........\...................\.....\.....\bram_floorplanning2.xpi
...........\........\...................\.....\.....\bram_floorplanning2_map.mrp
...........\........\...................\.....\.....\bram_floorplanning_map.mrp
...........\........\...................\.....\.....\floorplanning.ucf
...........\........\...................\.....\.....\synth.xise
...........\........\...................\constraints
...........\........\...................\...........\rtl
...........\........\...................\...........\...\constraints.v
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